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alex 2026-05-26 12:08 | Huawei
突破摩爾定律物理極限
現時晶片發展遵循摩爾定律（Moore’s Law），核心在於縮小晶片以容納更多電晶體。隨着先進製程步入 2 納米以下，電晶體尺寸已縮至原子級別，逼近物理極限。
華為半導體業務總裁兼科學家委員會主任何庭波提出「韜縮放定律」，將研發重心轉移至縮短訊號及數據於晶片和運算系統內的傳輸時間。配合基於此定律的「邏輯摺疊」技術，將傳統 2D 電路改作 3D 堆疊，以加快數據傳輸。
宣稱提升效能惟面臨技術隱憂
華為指過去六年已依據新定律設計 318 款晶片，今年稍後推出的新一代麒麟晶片將首度應用邏輯摺疊技術，並計劃於 2031 年量產電晶體密度等同 1.4 納米製程的晶片。Omdia 半導體研究總監何暉認為，華為策略由傳統「節點驅動型微縮」轉向「系統級效率微縮」，在光刻技術受限下屬提升效能的務實方案。
華為宣稱 LogicFolding 架構可提升 55% 電晶體密度及改善 41% 功耗。不過相關數據未經第三方驗證，官方亦無交代如何解決 3D 堆疊衍生的散熱問題、高昂成本及缺乏先進 EDA 晶片設計軟件等技術難關；外媒質疑其「等效」1.4 納米的說法。Counterpoint Research 副總監 Brady Wang 指出，成本、功耗、散熱與系統整合仍為主要挑戰。何庭波亦承認新定律面臨開發專用晶片設計工具及解決過熱等難題。
仍落後市場一至兩個世代
台積電計劃最快於 2028 年下半年量產 1.4 納米製程；Samsung 與 Intel 預計於 2028 或 2029 年投產。三大晶圓代工廠均預期 2030 年邁入 1 納米以下節點。即使華為能如期於 2031 年量產等效 1.4 納米晶片，雖屬重大突破，預計仍將落後市場一至兩個製程世代。
引用來源：路透社、NBC、華為